การออกแบบลอจิกดิจิทัลสำหรับ FPGAs ด้วย VHDL และ Verilog

การออกแบบฮาร์ดแวร์ต้องมีการเปลี่ยนแนวคิดพื้นฐานจากการเขียนโปรแกรมแบบดั้งเดิมไปสู่การคิดในเชิงลอจิกแบบขนานและจังหวะเวลา (timing) หลักสูตรนี้มอบแนวทางที่ชัดเจนในการทำความเข้าใจว่า VHDL และ Verilog ถูกนำมาใช้เพื่อกำหนดพฤติกรรมและโครงสร้างของระบบดิจิทัลอย่างไร คุณจะได้รับทักษะที่จำเป็นในการแปลข้อกำหนดทางลอจิกให้เป็นคำอธิบายฮาร์ดแวร์ที่ใช้งานได้จริงพร้อมสำหรับการนำไปใช้งาน สิ่งที่คุณจะได้เรียนรู้: - ทำความเข้าใจสถาปัตยกรรมหลักของ FPGAs และบทบาทของภาษาอธิบายฮาร์ดแวร์ (hardware description languages) - เชี่ยวชาญไวยากรณ์และโครงสร้างของทั้ง VHDL และ Verilog สำหรับการออกแบบที่สังเคราะห์ได้ (synthesizable design) - การนำส่วนประกอบดิจิทัลที่จำเป็นไปใช้ ตั้งแต่เกตพื้นฐานไปจนถึงเครื่องสถานะจำกัดที่ซับซ้อน (complex finite state machines) - พัฒนา testbenches ที่ทันสมัยเพื่อตรวจสอบความถูกต้องของลอจิกฮาร์ดแวร์ผ่านการจำลองการทำงาน (functional simulation) - ประยุกต์ใช้หลักการวิเคราะห์จังหวะเวลา (timing analysis) เพื่อให้มั่นใจถึงประสิทธิภาพของฮาร์ดแวร์ที่เชื่อถือได้ - ฝึกฝนเวิร์กโฟลว์การออกแบบที่มีโครงสร้างซึ่งใช้ในงานวิศวกรรมอิเล็กทรอนิกส์ระดับมืออาชีพ เริ่มต้นด้วยคำจำกัดความพื้นฐานและคำศัพท์เฉพาะทางด้านฮาร์ดแวร์ เนื้อหาที่เป็นลายลักษณ์อักษรจะแนะนำคุณเกี่ยวกับกฎของภาษาและการนำลอจิกไปใช้จริง คุณจะก้าวหน้าจากวงจรเชิงผสม (combinational circuits) แบบง่ายไปจนถึงระบบเชิงลำดับ (sequential systems) ที่ซับซ้อน หลักสูตรนี้ออกแบบมาสำหรับผู้เริ่มต้นในสาขาวิศวกรรมไฟฟ้า วิทยาการคอมพิวเตอร์ หรืออิเล็กทรอนิกส์สำหรับงานอดิเรก ที่ต้องการเริ่มออกแบบฮาร์ดแวร์ดิจิทัลของตนเองโดยไม่มีประสบการณ์มาก่อนใน HDLs เริ่มสร้างความเชี่ยวชาญด้านฮาร์ดแวร์ดิจิทัลของคุณผ่านคำแนะนำที่เป็นลายลักษณ์อักษรที่ครอบคลุม