(Inggris) UVM Testbench Foundations for Circuit Design Verification

Memastikan sirkuit digital adalah fase penting dalam desain perangkat keras, memastikan bahwa silikon bekerja dengan benar sebelum pembuatan. Mengerti bagaimana struktur testbenches menggunakan kerangka kerja standar industri adalah penting bagi insinyur verifikasi perangkat keras yang bercita-cita. Kursus berbasis teks ini memandu Anda melalui blok bangunan dasar Metodologi Verifikasi Universal (UVM) menggunakan SystemVerilog, membantu Anda berpindah dari konsep dasar testbench ke struktur lingkungan verifikasi yang dapat digunakan kembali dan dapat disesuaikan untuk desain digital. Apa yang akan kau pelajari: - Mengerti arsitektur inti dari sebuah testbench UVM modern, termasuk driver, monitor, agen, dan lingkungan. - Terapkan prinsip pemrograman berorientasi objek SystemVerilog (OOP) untuk verifikasi perangkat keras. - Konfigurasi modeling tingkat transaksi (TLM) untuk memungkinkan komunikasi bersih antara komponen testbench. - Implementasi pembatasan-acak stimulus generasi untuk benar-benar stres-tes desain digital. - Membuat model cakupan fungsional dasar untuk melacak dan mengukur kemajuan verifikasi. - Menganalisis hasil simulasi untuk mengidentifikasi dan mendebug ketidakcocokan desain perangkat keras. Kursus ini dimulai dengan terminologi verifikasi dasar dan transisi dari Verilog ke SystemVerilog. Anda akan menjelajahi kelas dasar UVM langkah demi langkah melalui penjelasan tertulis yang jelas dan potongan kode yang terstruktur, belajar cara membangun dan menghubungkan setiap komponen lingkungan verifikasi standar. Kursus ini dirancang untuk pemula untuk verifikasi perangkat keras, siswa desain digital, dan insinyur junior. Pemahaman dasar logika digital berguna, tetapi tidak ada pengalaman UVM sebelumnya yang diperlukan. Mulai membaca hari ini untuk menguasai dasar-dasar verifikasi perangkat keras modern.