UVM Testbench Foundations for Circuit Design Verification (bằng tiếng Anh)

Xác nhận mạch số là một giai đoạn quan trọng trong thiết kế phần cứng, đảm bảo rằng silic hoạt động đúng trước khi sản xuất. Hiểu cách cấu trúc các thử nghiệm sử dụng khung tiêu chuẩn công nghiệp là cần thiết cho bất kỳ kỹ sư xác minh phần cấu tạo nào. Lớp học dựa trên văn bản này hướng dẫn bạn qua các khối xây dựng cơ bản của Phương pháp xác minh phổ biến (UVM) sử dụng SystemVerilog, giúp bạn chuyển đổi từ các khái niệm thử nghiệm cơ bản sang cấu trúc môi trường xác minh có thể tái sử dụng, có thể mở rộng cho thiết kế kỹ thuật số. Bạn sẽ học được: - Hiểu kiến trúc cốt lõi của một bàn thử nghiệm UVM hiện đại, bao gồm các trình điều khiển, màn hình, tác nhân và môi trường. - Apply SystemVerilog Object-Oriented Programming (OOP) principles to hardware verification. - Cấu hình mô hình cấp giao dịch (TLM) để cho phép giao tiếp sạch giữa các thành phần testbench. - Thực hiện tạo ra kích thích ngẫu nhiên hạn chế để kiểm tra kỹ lưỡng thiết kế kỹ thuật số. - Tạo mô hình phủ chức năng cơ bản để theo dõi và đo lường tiến độ xác minh. - Phân tích kết quả mô phỏng để xác định và gỡ lỗi các bất cập thiết kế phần cứng. Chương trình bắt đầu với thuật ngữ xác thực cơ bản và sự chuyển đổi từ Verilog sang SystemVerilog. Sau đó bạn sẽ khám phá từng bước các lớp cơ bản UVM qua các lời giải thích rõ ràng và các đoạn mã có cấu trúc, học cách xây dựng và kết nối mỗi thành phần của một môi trường xác thực tiêu chuẩn. Chương trình này được thiết kế cho người mới bắt đầu kiểm tra phần cứng, sinh viên thiết kế kỹ thuật số, và kỹ sư sơ cấp. Một hiểu biết cơ bản về logic kỹ nghệ số sẽ giúp ích, nhưng không cần phải có kinh nghiệm UVM trước đó. Bắt đầu đọc hôm nay để làm chủ các nền tảng của kiểm tra phần cứng hiện đại.